Intel zeigt auf der ITF World neues gestapeltes CFET-Transistordesign

Doppelt so viele Nanoblätter.

Auf der ITF World 2023 in Antwerpen, Belgien, präsentierte Ann Kelleher, Intels Technology Development GM, einen Überblick über die neuesten Entwicklungen von Intel in mehreren Schlüsselbereichen, und eine der interessantesten Enthüllungen war, dass Intel in Zukunft gestapelte CFET-Transistoren einführen würde. Dies ist das erste Mal, dass Intel diesen neuen Transistortyp in seinen Präsentationen vorstellt, Kelleher nannte jedoch weder ein Datum noch einen festen Zeitplan für die Produktion.

Hier sehen wir eine vergrößerte Version der Folie mit einem Ring um den neuen Transistortyp. Die ersten beiden Transistortypen unten auf der Folie sind ältere Varianten, während der Eintrag „2024“ die neuen RibbonFET-Transistoren von Intel darstellt, die wir in der Vergangenheit ausführlich behandelt haben. Intels Design der ersten Generation mit dem Prozessknoten „Intel 20A“ besteht aus vier gestapelten Nanoblättern, die jeweils vollständig von einem Gate umgeben sind. Kelleher sagt, dass dieses Design weiterhin auf dem Weg ist, im Jahr 2024 auf den Markt zu kommen. RibbonFET verwendet ein Gate-All-Around-Design (GAA), das sowohl Transistordichte als auch Leistungsverbesserungen wie schnelleres Transistorschalten ermöglicht und gleichzeitig den gleichen Ansteuerstrom wie mehrere Finnen verwendet, jedoch in einem kleinere Fläche.

Kellehers Folie zeigt auch die nächste Generation des GAA-Designs von Intel – den gestapelten CFET. Das Complementary FET (CFET)-Transistordesign steht schon seit einiger Zeit auf der Roadmap von imec, aber wir haben noch nicht gehört, dass das Unternehmen angibt, dass es plant, dieses Design zu übernehmen. Zur Erinnerung: Das Forschungsinstitut Imec untersucht zukünftige Technologien und arbeitet mit der Industrie zusammen, um sie zu verwirklichen.

Natürlich gibt es einige Abweichungen zwischen Intels stilisiertem Rendering und dem imec CFET-Rendering, das wir im ersten Bild des Albums oben eingefügt haben, aber Intels Bild vermittelt den Punkt gut – dieses Design ermöglicht es dem Unternehmen, acht Nanosheets zu stapeln, eine Verdoppelung des vier werden mit RibbonFET verwendet, wodurch die Transistordichte erhöht wird. Wir haben auch Bilder der drei anderen Arten von Intel-Transistoren im Album oben – Planar FET, FinFET und RibbonFET.

CFET-Transistoren, über die Sie hier mehr erfahren können, stapeln n- und pMOS-Geräte übereinander, um eine höhere Dichte zu ermöglichen. Derzeit werden zwei Arten von CFETs erforscht – monolithische und sequentielle. Die vier Geräte auf der rechten Seite des obigen Bildes zeigen detailliert verschiedene vorgeschlagene CFET-Designs. Derzeit ist unklar, welche Art von Design Intel übernehmen würde oder ob es eine andere Art der Implementierung entwickeln wird. Angesichts der Tatsache, dass Imec CFETs erst dann auf seiner Roadmap hat, wenn die Chips im Jahr 2032 auf 5 Angström schrumpfen, könnte es einige Zeit dauern, bis wir es herausfinden. Allerdings ist nicht garantiert, dass Intel in diesem Zeitraum CFET ins Visier nehmen wird : Interessanterweise zeigt Intels Folie seinen GAA-Nanosheet-Transistor (RibbonFET) der nächsten Generation und springt dann direkt zu CFET, wobei die GAA-Forksheet-Transistoren weggelassen werden, von denen die meisten glauben, dass sie den Schritt zwischen Nanosheet und CFET darstellen. Sie können diesen Transistortyp auch auf der Folie oben sehen – es ist der zweite von links. Da das Bild von Intel nicht sehr detailliert ist, ist es möglich, dass das Unternehmen vor der Umstellung auf CFET auch den Einsatz von Forksheet-Transistoren plant, aber Es wurde noch nicht beschlossen, die Details mitzuteilen. Wir setzen uns mit Intel in Verbindung, um zu sehen, ob wir weitere Einzelheiten erfahren können.

Hier finden Sie die restlichen Folien aus Kellehers Präsentation zur Durchsicht. Kelleher behandelte ein vielfältiges Themenspektrum, darunter den Rückgang der pro Transistor gezahlten Kosten im Laufe der Zeit, die zunehmende Zuverlässigkeit von Transistoren im Laufe der Zeit, den immer komplexer werdenden Verpackungsprozess und die Bedeutung einer Umstellung auf die Methodik der Systemtechnologie-Kooptimierung für Intels Designbemühungen.Kellehers Präsentation fand auf der ITF World-Konferenz von imec statt und sie eröffnete ihre Rede mit einer Erinnerung an ihre eigene Geschichte bei imec – sie arbeitete vor fast dreißig Jahren als Studentin zum ersten Mal für imec und verbrachte schließlich zwei Jahre beim Forschungsgiganten . Auch Intel pflegt seit 30 Jahren eine lange Geschäftsbeziehung mit imec, und diese Arbeit wird bis heute fortgesetzt. Das Interuniversity Microelectronics Center (imec) ist Ihnen vielleicht nicht bekannt, aber es zählt zu den wichtigsten Unternehmen der Welt. Stellen Sie sich Imec sozusagen als eine Silizium-Schweiz vor. Imec fungiert als stiller Eckpfeiler der Branche und bringt starke Konkurrenten wie AMD, Intel, Nvidia, TSMC und Samsung mit Chip-Tool-Herstellern wie ASML und Applied Materials zusammen, ganz zu schweigen von den wichtigen Halbleiter-Softwaredesign-Unternehmen (EDA) wie Cadence und Synopsys unter anderem in einem nicht wettbewerbsorientierten Umfeld. Diese Zusammenarbeit ermöglicht es den Unternehmen, gemeinsam die Roadmap für die nächste Generation von Werkzeugen und Software zu definieren, mit denen sie die Chips entwerfen und herstellen, die die Welt antreiben.

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Paul Alcorn ist stellvertretender Chefredakteur für Tom's Hardware US. Er schreibt Nachrichten und Rezensionen zu CPUs, Speicher und Unternehmenshardware.

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