Schließe RISC ab

Agile Analog bietet auf dem RISC-V Summit Europe in Barcelona das erste vollständige analoge IP-Subsystem für RISC-V-Anwendungen an. Das anfängliche Subsystem umfasst die gesamte analoge IP, die für ein typisches batteriebetriebenes IoT-System erforderlich ist, einschließlich einer Power Management Unit (PMU), einer Sleep Management Unit (SMU) und Datenkonvertern. Dieses einzigartige, prozessunabhängige, anpassbare und digital verpackte analoge IP-Subsystem wird dazu beitragen, viele der Probleme zu lösen, mit denen System-on-Chip (SoC)-Designer derzeit konfrontiert sind, da es mit einem RISC-V-Kern eine Komplettlösung bildet.

Chris Morrison, Director of Product Marketing bei Agile Analog, erklärt: „Die RISC-V-Architektur ermöglicht eine Flut neuer SoC-Produktentwicklungen und die Nachfrage nach besser zugänglichem und konfigurierbarem IP steigt. Eine der größten Herausforderungen für digitale Chipdesigner.“ Face liegt in der Integration der analogen Schaltung zur Unterstützung ihrer SoC-Designs.

Chris fügt hinzu: „Mit unserem analogen RISC-V-IP-Subsystem ist es möglich, auf die entsprechende analoge IP für einen bestimmten Prozess und eine bestimmte Gießerei zuzugreifen. Diese kann dann nahtlos mit digitaler IP von einem digitalen IP-Anbieter im RISC-V-Bereich integriert werden, was die Vereinfachung erleichtert.“ Chip-Design und Beschleunigung der Markteinführungszeit für neue RISC-V-IoT-Anwendungen. Wie bei allen Agile Analog IP ist dieses Subsystem anpassbar, um genau den für die Anwendung erforderlichen Funktionsumfang bereitzustellen.“

Traditionelles analoges IP war viele Jahre lang ein großer Engpass, da nur begrenzte Optionen zur Verfügung standen, und Chipdesigner hatten Schwierigkeiten, mehrere analoge IP-Blöcke zu integrieren, oft von mehreren Anbietern. Der Entwurf und die Überprüfung der Mixed-Signal-Grenze zwischen Analog und Digital war eine besonders schwierige Aufgabe, da diese bekanntermaßen zeitaufwändig und teuer ist und Fachwissen und Werkzeuge erfordert. Aufgrund der einzigartigen Technologie und des neuartigen digital verpackten Ansatzes von Agile Analog können diese Integrations- und Verifizierungsherausforderungen jedoch von Agile Analog im Namen des Kunden angegangen und umgehend gelöst werden.

Dieses neue analoge IP-Subsystem wird sowohl in analogen als auch in digitalen Umgebungen verifiziert, stellt eine direkte Verbindung zum Peripheriebus der MCU her und wird mit einem SystemVerilog-Modell zur einfachen Integration in die bestehende digitale Verifizierungsumgebung eines SoC geliefert.

Calista Redmond, CEO von RISC-V International, kommentiert: „RISC-V ist bereits in über 10 Milliarden Kernen weltweit zu finden, und das RISC-V-Ökosystem floriert. Es ist wirklich wichtig, dass es innovative Lösungen wie diese gibt, die Chipdesignern dabei helfen.“ unserer Community, um die Bereitstellung aufregender neuer RISC-V-IoT-Anwendungen zu beschleunigen.“

Das erste RISC-V-Subsystemmakro für IoT-Anwendungen ist jetzt verfügbar und besteht aus den folgenden Unterblöcken:

Das agilePMU-Subsystem ist eine effiziente und hochintegrierte Power-Management-Einheit für SoCs/ASICs. Ausgestattet mit einem Power-on-Reset, mehreren Low-Dropout-Reglern und einem zugehörigen Referenzgenerator ist dies darauf ausgelegt, einen geringen Stromverbrauch zu gewährleisten und gleichzeitig optimale Energiemanagementfunktionen zu bieten. Ausgestattet mit einem integrierten digitalen Controller bietet dieses Subsystem eine präzise Steuerung des Hoch- und Herunterfahrens, unterstützt die Versorgungssequenzierung und ermöglicht eine individuell programmierbare Ausgangsspannung für jeden LDO. Statusmonitore liefern Echtzeit-Feedback über den aktuellen Zustand des Subsystems und sorgen so für eine optimale Systemleistung.

Das agileSMU-Subsystem ist ein integriertes Makro mit geringem Stromverbrauch, das aus den wesentlichen IP-Blöcken besteht, die erforderlich sind, um das Aufwecken eines SoC aus dem Ruhemodus sicher zu verwalten. Enthält typischerweise einen programmierbaren Oszillator für den Niederfrequenz-SoC-Betrieb und RTC, eine Reihe von Komparatoren mit geringem Stromverbrauch, die zum Initiieren der Aufwachsequenz verwendet werden können, und einen Power-on-Reset, der einen robusten Start-Reset des SoC ermöglicht . Ausgestattet mit einem integrierten digitalen Controller bietet dieses Subsystem eine präzise Kontrolle über Weckbefehle und -sequenzen. Statusmonitore liefern Echtzeit-Feedback über den aktuellen Zustand des Subsystems und gewährleisten so eine optimale Systemleistung über den gesamten Produktlebenszyklus.

Das agileSensorIF-Subsystem ist ein integriertes Makro mit geringem Stromverbrauch, das alle für die Schnittstelle mit externen Sensoren erforderlichen Analogsignale bereitstellt. Ausgestattet mit zwei SAR-ADCs mit bis zu 12 Bit und 64 MSPS, einem 12-Bit-DAC und mehreren programmierbaren Komparatoren bietet diese Sensorschnittstelle alle erforderlichen Verbindungen für die Verbindung mit der Außenwelt. Integrierte Verstärker und Puffer mit programmierbarer Verstärkung unterstützen eine Vielzahl externer Sensoren und Systeme. Es ist mit einem integrierten digitalen Controller und Statusmonitoren ausgestattet, um Echtzeit-Feedback über den aktuellen Zustand des Subsystems zu liefern und so eine optimale Systemleistung über den gesamten Produktlebenszyklus sicherzustellen.

www.agileanalog.com

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