TSMC strebt ein Billionen-Transistor-Paket mit 3 nm, 2 nm an ...

Es nutzt bereits Chiplet- und Substrattechnologien für AMDs MI300-GPU mit einem 5-nm-3D-Stacked-Chip auf einem 6-nm-Basissubstrat mit acht DRAM-Chips. Aber die Technologien werden für komplexere, größere 3-nm-Chips auf einem Substrat eingesetzt.

„Wir sind diesem Stadium nahe, wir haben die Kapazitäten und ich kann das Produkt eines Kunden nicht ankündigen“, sagte Kevin Zhang, Senior Vice President für Geschäftsentwicklung beim TSMC Technology Symposium heute in Amsterdam. „Aber wir haben das Stapeln mehrerer großer Chips und den CoWoS-Prozess.“ Ein Teil des Problems ist die längere Zykluszeit der 3-nm-Prozesstechnologie und der zusätzliche CoWoS-Prozess zum Zusammenbau aller Chips.

„3 nm ist bereits ein langer Herstellungsprozess und dann müssen wir noch den Stapelprozess durchlaufen, mit zunehmender Produktakzeptanz werden wir sehen, dass die Zykluszeit sinkt. Die Chiplet-Technologie befindet sich noch in einem frühen Stadium.“

Der Übergang zum Billionen-Transistor-Gehäuse wird durch die nächste Generation des Interposer-Prozesses von TSMC, COWoS-L, vorangetrieben, der nächstes Jahr verfügbar sein wird.

„Wir entwickeln derzeit eine CoWoS-L-Technologie mit 6-facher Retikelgröße und Super-Carrier-Interposer-Technologie“, sagte Yujun Li, TSMCs Direktor für Geschäftsentwicklung für die High Performance Computing Business Division, auf dem Symposium. Bei einer Absehengröße von 858 mm2 (26 mm x 33 mm) bedeutet dies, dass das System im Paket bis zu 5148 mm2 groß sein wird. Dies ermöglicht mehr Chiplets sowie bis zu 12 Stapel HBM3-Speicher mit hoher Bandbreite.

Das Unternehmen plant einen 2-nm-Prozess im Jahr 2025, den ersten mit der Nanosheet-Transistor-Architektur, obwohl die Hauptproduktion im Jahr 2026 auf N2P mit Backside-Power erfolgen wird. „Nanosheet beginnt bei 2 nm und es ist vernünftig zu prognostizieren, dass es problemlos mindestens ein paar Generationen lang verwendet werden wird. Wir haben FinFet beispielsweise fünf Generationen lang verwendet, das sind mehr als zehn Jahre.“

Das Unternehmen plant außerdem, im nächsten Jahr einen 6-nm-Prozess mit resistivem RRAM-Speicher für Mikrocontroller zur Verfügung zu stellen. „N6 RRAM ist weiter entfernt als 2026“, sagte er. „MCUs bewegen sich gerade erst auf 16 nm und normalerweise dauert es einige Jahre, bis sie auf 28 nm hochgefahren sind, wahrscheinlich fünf Jahre, und dann wird auf 6 nm umgestellt.“ Allerdings gelten MCUs mit RRAM als Schlüsselfunktion für zonale Architekturen in der Automobilindustrie.

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